من 4 إلى 360 ساعة عبء دراسي مرن
شهادة معتمدة في بلدك
ماذا سأتعلم؟
توجهك هذه الدورة في تصميم رقاقة VLSI لبناء كتلة عداد الوقت/العد كاملة للمتحكمات الدقيقة الحديثة، من المواصفات الوظيفية وهندسة RTL إلى التحقق والتنفيذ الفيزيائي. تعلم كتابة Verilog/VHDL المعلمية، خرائط السجلات، سلوك المقاطعات، هيكل testbench، قيود التوقيت، تقنيات الطاقة المنخفضة، والتوثيق المهني لتسليم السيليكون بثقة.
مزايا Elevify
طور مهاراتك
- تحديد مواصفات Timer IP: تعريف الأوضاع والسجلات والمقاطعات للمتحكمات الدقيقة.
- هندسة RTL: تصميم عدادات الوقت المعلمية بوجوه نظيفة.
- إعداد التحقق: بناء testbenches ذاتية التحقق واختبارات مدفوعة بالتغطية.
- تسليم التصميم الفيزيائي: إعداد قيود التوقيت والطاقة وDFT للتصميم الفيزيائي.
- RTL جاهز للإنتاج: كتابة كتل Verilog/VHDL قابلة للتوليف ونظيفة من الأخطاء.
الملخص المقترح
قبل البدء، يمكنك تغيير الفصول والعبء الدراسي. اختر الفصل الذي تريد البدء به. أضف أو احذف الفصول. زد أو قلل من عبء الدورة.ماذا يقول طلابنا
الأسئلة الشائعة
من هي Elevify؟ كيف تعمل؟
هل الدورات تحتوي على شهادات؟
هل الدورات مجانية؟
ما هو عبء الدورة؟
كيف هي الدورات؟
كيف تعمل الدورات؟
ما هي مدة الدورات؟
ما هو سعر أو تكلفة الدورات؟
ما هو التعليم عن بعد أو الدورة عبر الإنترنت وكيف تعمل؟
دورة PDF