تسجيل الدخول
اختر لغتك

دورة تصميم رقاقات VLSI

دورة تصميم رقاقات VLSI
من 4 إلى 360 ساعة عبء دراسة مرن
شهادة صالحة في بلدك

ماذا سأتعلم؟

توجهك هذه الدورة في تصميم رقاقات VLSI لبناء كتلة عداد الوقت/العد كاملة للمتحكمات الدقيقة الحديثة، من المواصفات الوظيفية وهندسة RTL إلى التحقق والتنفيذ الفيزيائي. تعلم كتابة Verilog/VHDL المعلمية، خرائط السجلات، سلوك المقاطعات، هيكل testbench، قيود التوقيت، تقنيات الطاقة المنخفضة، والتوثيق المهني لتسليم السيليكون بثقة.

مزايا Elevify

طور مهاراتك

  • تحديد مواصفات Timer IP: تعريف الأوضاع والسجلات والمقاطعات للمتحكمات الدقيقة.
  • تصميم RTL: بناء عدادات الوقت المعلمية بوجوه نظيفة.
  • إعداد التحقق: إنشاء testbenches ذاتية التحقق واختبارات مدفوعة بالتغطية.
  • تسليم التصميم الفيزيائي: إعداد قيود التوقيت والطاقة وDFT للتصميم الفيزيائي.
  • RTL جاهز للإنتاج: كتابة كتل Verilog/VHDL قابلة للتوليف ونظيفة من الأخطاء.

الملخص المقترح

قبل البدء، يمكنك تغيير الفصول وعبء الدراسة. اختر الفصل الذي تريد البدء به. أضف أو احذف الفصول. زد أو قلل من عبء الدورة.
عبء الدراسة: بين 4 و360 ساعة

آراء طلابنا

تمت ترقيتي مؤخرًا إلى مستشار استخبارات في نظام السجون، وكان كورس Elevify حاسمًا في اختياري لهذا المنصب.
Emersonمحقق شرطة
كان الكورس ضروريًا لتلبية توقعات مديري والشركة التي أعمل بها.
Silviaممرضة
دورة رائعة. الكثير من المعلومات القيمة.
Wiltonرجل إطفاء مدني

الأسئلة الشائعة

من هي Elevify؟ كيف تعمل؟

هل الدورات تحتوي على شهادات؟

هل الدورات مجانية؟

ما هو عبء الدورة؟

كيف هي الدورات؟

كيف تعمل الدورات؟

ما هي مدة الدورات؟

ما هو سعر أو تكلفة الدورات؟

ما هي الدورات عن بعد أو الدورات عبر الإنترنت وكيف تعمل؟

دورة PDF